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（来源：IT之家）

IT之家 5 月 25 日消息，在今日的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波正式发表“韬（τ）定律”，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠（LogicFolding）技术，性能大幅提升。

此外，何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中国科学院科技论文预发布平台，详细介绍了“韬定律”，并提到华为后续芯片研发的规划。

IT之家从论文获悉，何庭波认为，芯片行业单纯的“几何时代”已结束（目标是让晶体管变得更小），而当前主流的“摩尔定律”只关注到时间这一尺度（集成电路上可容纳的晶体管数目大约每经过 18 到 24 个月便会增加一倍，性能也随之提升一倍），而每层独立优化、时间成为剩余项的时代也已经结束。

“韬定律”的首次生产规模测试会是在移动设备上进行。何庭波表示，智能手机 SoC 是一个罕见的情况，其中一块芯片构成了整个系统。多插槽并行不可用；没有千节点的架构可以掩盖慢速连接。提供给用户的所有性能都来源于单个芯片，功耗仅为几瓦，并受到手持设备形式因素设定的热限制。

2020 年之后，当访问先进节点受到限制时，实际问题变为：在节点固定的情况下，如何在单个芯片上持续实现一代又一代的性能提升？出现的答案就是逻辑折叠（LogicFolding）。

逻辑折叠是一种设计方法，将数字、模拟和存储电路划分到垂直堆叠的活动层中，以按照时间缩放原理联合优化性能、功耗和面积。

论文还提到，这些收益是在固定的器件节点上实现的，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的。

值得一提的是，麒麟 2026 中使用的逻辑折叠还是刻意设置得比较保守，混合键合间距达到了 1.5 μm，折叠只针对关键路径选择性应用，而不是在整个设计中全面应用。

即便如此，麒麟 2026 的 CPU 性能核心频率今年依然提升到了 3.1GHz，最大时钟频率提升了近 13%。

论文还表示，在未来十年中，逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠 —— 每个封装三层、四层甚至更多活动层。从 2026 年到 2035 年，晶体管密度预计将达到 400 MTr / mm² 甚至更高。同时，逻辑折叠使麒麟芯片能够显著提升 CPU 核心频率，并为达到 4GHz 及以上铺平道路。该路线图是可行的，并且在成本方面，经济上也是可行的。

IT之家发现，表格中有两个关键信息点值得注意：

论文还提到了 AI 芯片的未来路线，到 2030 年左右，AI 加速器（昇腾 SuperPoD 系列 — 2025 年的昇腾 910C、2026 年的昇腾 950，以及随后推出的 990）依赖于多种成熟技术的组合：芯粒（chiplets）、2.5D 扇出封装，以及通过微凸点和标准间距混合键合的 3D 堆叠。

大约在 2030 年，昇腾 990 将在 AI 加速器类别中引入逻辑折叠，硬件集成预计到 2035 年将提高超过 100 倍。

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